2016年底版Cadence全套EDA工具的功用和技术特性特点分析以及与其他主流EDA厂商同类工具的对比

2017-02-04 与非网
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  本篇对2016年底版Cadence的全套所有EDA工具的技术特性特点做一深入的分析,并与EDA其它主流厂商的对应工具进行比较。
 
  先来回答一个在国内经常被问到的问题:为何大部分EDA工具都是使用Linux平台而不是普通的Windows平台?这其实很好理解,因为多数工程及科技软件原先都是在UNIX平台上首先开发使用的。这些工具出现的时候还没有微软的Windows呢。一些工程和科技软件被移植到Windows上去还是在上世纪九十年代末期和2000年以后的事。若读者在2000年之前去米国研究型大学工学院中的计算中心和实验室访问或学习工作的话,见到的都是一排排的UNIX工作站,根本没有PC。虽然Windows在办公等日常工具上后来居上占据了主导地位,但像EDA工具这样的工程软件依然继续延续在UNIX及后来的Linux平台上开发和应用,多数并未被移植到Windows平台上。因为UNIX及后来的Linux所具有的真正多用户分布式系统等特点特别适合工程及科技软件。而随着Linux系统逐步取代UNIX系统,EDA工具现在也基本上全面移植转移到了Linux平台上。例如Cadence的计算平台路线图的规划所示,除了原先收购进的OrCAD还在使用Windows外,其他工具都已经移植转移到了Linux平台,而以前的UNIX平台如HPUX、Solaris、SunOS等现在都已经终止使用,IBM的AIX平台也只在某些合同下继续开发某些特定EDA工具。
 
2016年底版Cadence全套EDA工具 1
 
下面将2016年底版Cadence全套EDA工具按照Cadence的官方分类共六大类EDA完整列表如下。工具列出的格式为:工具全名称:工具代号及版本号 (当前的安装版本)。
Custom IC Design:
Integrated Circuit (Virtuoso):  IC 6.1.7 (IC06.17.708_Hotfix)
Integrated Circuit (Advanced Node Virtuoso): ICADV 12.3 (ICADV12.30.700_Base)
Spectre Circuit Simulators: SPECTRE 16.1 (SPECTRE16.10.187-ISR1_Hotfix)
Virtuoso IP Foundation Characterization: LIBERATE 15.1 (LIBERATE15.15.070_Hotfix)
Design for Manufacturing:
Assura Physical Verification: ASSURA 4.1 (ASSURA04.15.108-617_Hotfix)
Extraction Tools (Quantus QRC): EXT 16.1 (EXT16.10.000_Base)
Physical Verification Systems: PVS 15.2 (PVS15.21.000_Hotfix)
Manufacturability and Variability Sign-Off:  MVS 16.2 (MVS16.20.000_Base)
Digital IC Design:
Encounter Conformal: CONFRML 16.2 (CONFRML16.20.140_Hotfix)
Genus Synthesis Solution: Genus 16.2 (GENUS16.20.000_Base)
Innovus Implementation System: Innovus 16.2 (INNOVUS16.20.000_Base)
Joules RTL Power Analysis: Joules 16.1 (JLS16.15.000-ISR5_Hotfix)
Modus Test Solution: Modus 16.2 (MODUS16.20.000_Base)
Silicon Signoff and Verification (Tempus/Voltus IC): SSV 16.2 (SSV16.20.000_Base)
Stratus High-Level Synthesis: STRATUS 16.1 (STRATUS16.16.100_Update)
Functional Verification:
Indago Debug Platform: INDAGO 2016.11 (INDAGOMAIN2016.11.001_Base)
JasperGold Apps: JASPERGOLD 16.0 (JASPERGOLD16.12.000-INCISIVE1520_Base)
Metric-Driven Verification: MDV 20161.11 (MDVMAIN2016.11.003_Hotfix)
RocketSim Parallel Simulation Engine: RockSim 16.1 (ROCKSIM02.00.021_Update)
Verification IP: VIPCAT 11.3 (VIPCAT11.30.045_Update)
Xcelium Verification Platform: XCELIUM 2016.11 (XCELIUMMAIN2016.11.001_Base)
 Silicon-Package-Board Co-Design:
Allegro ECAD-MCAD Library Creator: SPBS 17.2 (SPBS17.21.000_Base)
Cadence Sigrity: SIGRITY 2017 (SIG17.00.000_Base)
OpenPOWER Compliance Kits in Sigrity2017: (SIG17.00.000-MODEL_OpenPOWER_Library)
Silicon-Package-Board Co-Design: SPB 17.2 (SPB17.20.009_Hotfix)
  Verification Accelerator and Emulator:
Memory Model Portfolio: MMP 16.1 (MMP16.10.000_Base)
Palladium Applications: PDAPP 16.1 (PDAPP16.10.000_Base)
Protium Rapid Prototyping Platform. Protium 16.1 (PTM16.10.000_Base)
Palladium XP (Unified Xccelerator Emulator):  UXE 15.1 (UXE15.10.000_Base)
Palladium Z1 (Verification Xccelerator Emulator):  VXE 16.1 (VXE16.10.000_Base)
Cadence Help Tools: (CADENCEHELP02.30.006_Tools)
  现在对2016年底最新版Cadence全套工具各个工具的功用和技术性能特点做一概略分析,并与其他主流EDA厂商的对应产品做比较。众所周知,Cadence是EDA(Electronics Design Automation电子设计自动化)产业界的头号厂商,EDA三巨头(Cadence,Synopsys和Mentor Graphics)中的老大。它的众多EDA工具在IC集成电路芯片和PCB电路版的设计与验证流程中在业界占据领先地位,其他厂商的EDA工具产品在与其竞争中有成功也有失败。下面也是按照Cadence的六大分类分别对其中的各个EDA工具进行分析比较。
 
Custom IC Design定制芯片设计
 
  Integrated Circuit (Virtuoso):  IC 6.1.7 (IC06.17.708_Hotfix)
  这是Cadence知名的Virtuoso定制芯片设计工具套件,在定制芯片设计中占据统治地位——Virtuoso在全定制芯片和AMS混合信号芯片/版图工具市场上占据接近80%的市场份额!Virtuoso是大多数定制芯片设计用户所寻求的工具。有许多人将IC Virtuoso这工具用作纯粹模拟/射频设计用途,这其实只用到了其中的一部分能力。Virtuoso最大的功用还是在混合信号(数字模拟)芯片设计上。Virtuoso包括了前端到后端的全流程设计功能。与其他工具如多模仿真工具和物理验证工具等结合在一起使用构成了完整的定制芯片设计流程。需要指出的是Cadence每月都对其EDA工具中的某些工具进行升级,包括程序中的错误修正(bug fixings)和功能改进等。大部分新功能的增加或旧功能的去除都是逐步渐进式(incremental)完成的。对Virtuoso来说通常是二至三个月出版一个Hotfix版进行升级。
  IC617 Virtuoso的最大改变是引进了ADE(Analog Design Environment模拟设计环境)全新的三个工具:ADE Explorer,ADE Assembler,和ADE Verifier,用来替换以前版本中的ADE-L,ADE-XL和ADE-GXL。这里ADE Explorer和ADE Assembler取代了ADE-L,ADE-XL和ADE-GXL,而ADE Verifier则实际上可以称为ADE Planner,是一个模拟设计项目的规划管理工具。Cadence在此实际上将原来旧版本中的ADE-L和ADE-XL整合为ADE Explorer,而ADE Assembler则整合了原来的ADE-GXL。新版Virtuoso的其他主要部分(包括schematic,layout,AMS等工具)与之前的版本基本没有做巨大的更改(但小变动在每个Hotfix升级中则是经常发生的)。
  Virtuoso的ADE是模拟设计和SPICE仿真图形界面事实上的业界标准。正因为如此,Cadence采取了不少手段以从中赚取更多利润。例如Cadence从IC6.1版起,将“标称值”SPICE仿真任务(单一特定条件与排错)与“多重”SPICE仿真任务(corners,sweeps,Monte Carlo)分离开来,形成一个三重价格体系模型再加上一个以每日每次使用记价的令牌(token)系统,让用户从ADE-L到ADE-XL再到ADE-GXL一级一级地支付更多的费用。而这一切nominal/corners/sweeps/monte carlo在旧版IC5.1.41中用户是一同完成的,并且还没有令牌系统在其中跟你玩。这个L-XL-GXL分离自然而然地惹恼了不少用户,给了竞争对手在定制芯片设计EDA上一个翻身的机会。只可惜其竞争对手不给力,基本没有拿出过硬的EDA产品来翻盘。例如Synopsys多年前发布的对应竞争工具Custom Designer就是一个不折不扣的失败尝试,虽然Custom Designer做得看上去像一个Virtuoso超级集合,但并没有因此赢得多少用户。现在Synopsys经过几年的收购(包括SpringSoft的Laker全套定制工具家族,Ciranova的Helix placer,和Magma的整套东西)后,将所有这些购进的东西打包整合在一起成为它新的Custom Compiler工具。所以Custom Compiler就是一个Laker加上Helix加上其他一些东西的重新包装,要用这样产品来吸引原本就异常稳固的Virtuoso庞大用户群基本盘恐怕是非常艰难的搏斗。在Mentor Graphics方面,也是通过收购诸如Pyxis,Tanner和Berkeley Design Automation(BDA)来试图渗透进定制芯片设计市场,但这些工具都缺乏类似Virtuoso中的ADE和layout版图等工具相似且完整的功能。Pyxis现在的方向基本上是做MEMS。而Tanner虽然给Mentor Graphics带来了一些客户,但绝大多数是低端设计或者是那些要便宜EDA工具的小公司。BDA的ACE看上去有希望,但还缺少类似Virtuoso的ADE那样的完整性能。总之,在定制芯片设计EDA市场上Cadence的Virtuoso基本盘非常稳固,其竞争对手都比较弱。而且新版ADE将旧版ADE中分离的标称值/corners/sweeps/蒙特卡罗/参数对比等功能都整合在ADE Explorer中,如此对芯片设计用户来说也就更具吸引力了。
  Virtuoso的Voltus-Fi工具是在Virtuoso环境内与Quantus QRC(参见DFM设计大类EDA中的介绍)和SPECTRE(见下面的Spectre Circuit Simulators介绍)一同用于晶体管级noise/power signoff的工具。当前已经能够用于台积电的10nm/7nm节点工艺。其竞争对手是Ansys收购的Apache的Totem和Synopsys的HSim-PWRA。
  Virtuoso的Analog Assisted Automation(模拟辅助自动化)功能就是画板上的Modgens。现在有了新的模式编辑器(pattern editor)和内置定制布线。
  Virtuoso的IPVS在定制设计的运行中做signoff验收DRC检查,在Virtuoso中仅做瞬时DRC。能在16/14/10/7nm的FinFET/FD-SOI流程中做DPF奇回路检测并给设计者改进提示。注释浏览器交叉探查。
  Virtuoso的版图EAD工具不需要LVS即可在设计内做实时RC提取。配有随机游动电容处理器,EM检查,电阻有限元网格化,电流限制/预算检查。还能在部分完成的版图上做寄生参数的重新仿真。版图工程师能够从版图得到立即反馈从而避免“rip and repair”综合症。EAD新功能还包括“电驱动”布线。Virtuoso的主要竞争对手Synopsys也试图在它的Custom Compiler工具中拷贝Cadence所有这些理念,但迄今为止Custom Compiler还没有能找到一线大客户。
 
  Integrated Circuit (Advanced Node Virtuoso): ICADV 12.3 (ICADV12.30.700_Base)
  ICADV就是IC Virtuoso在先进节点工艺制程(20nm以下节点工艺)上的版本。针对20nm以下节点工艺制程的定制芯片设计要用ICADV这个版本的Virtuoso,而不能使用IC Virtuoso。当前这个最新版本ICADV123能够用于最新7nm节点工艺制程的定制芯片设计——当然目前这只是少数几个有此财力物力人力的芯片设计大公司才利用最新7nm节点工艺制程了。ICADV可以做FinFET版图设计、根据track进行布线、row定义,SADP着色和MPT。
 
  Spectre Circuit Simulators: SPECTRE 16.1 (SPECTRE16.10.187-ISR1_Hotfix)
  这是Cadence的多模式仿真工具(Spectre,Spectre APS,Spectre XPS,Spectre RF等)用于定制芯片的前端设计和后端设计中的仿真,与Virtuoso一起使用。从16.1版开始,工具的名称代号改称为SPECTRE,而MMSIM则是15.1版及其之前版本的代号。所有其中相关工具名称也因此全部重新命名,例如原来名称为Virtuoso Spectre Circuit Simulator,现在改为Spectre Classic Simulator等等诸如此类。
  Spectre XPS为FastSPICE工具可用于存储器设计。其benchmark基准测试要比Synopsys的HSPICE快3到4倍吞吐率。为多核运行,能按需智能快速或精确分区。
 
  对北美芯片设计工程师(2015年317人,2016年246人)做的问卷调查(由加拿大一家EDA创业企业Solido Design Automation发起和资助的调查)显示的SPICE仿真在业界的使用状况:
 
2016年底版Cadence全套EDA工具 2
 
2016年底版Cadence全套EDA工具 3
 
  可见不论是在芯片设计企业内部实际使用情况还是芯片设计工程师的主观意识里,Cadence的SPICE工具都是市场领先的仿真工具。
  这同一个问卷调查还有SPICE在不同节点工艺上的分布情况:
 
2016年底版Cadence全套EDA工具 4
 
  其中几乎20%的SPICE是用于大于90nm节点的老工艺,因为20%的定制芯片是用于医疗设备、产品目录部件、工业控制器、手机基站、军用芯片等用途。这类芯片不需要先进的节点工艺,因此这些用途芯片使用成熟节点工艺,因为它们更便宜!
 
2016年底版Cadence全套EDA工具 5
 
  同时芯片设计使用的节点工艺有两大转移。一是从65nm转移至40nm,例如物联网和汽车芯片应用。另外就是芯片代工厂商在做低功耗40nm工艺版的65nm老芯片,例如台积电的40LP和GF的40LP。二是从28nm转移至16nm和10nm高性能FinFET芯片。这类芯片主要是类似苹果、高通、英特尔、英伟达、三星这类大品牌用于移动或高性能计算。
 
  Spectre的简要来历:Spectre是由Ken Kundert在SPICE的诞生地伯克利加大读博士时(导师是Alberto Sangiovanni-Vincentelli教授——他也是EDA两大巨头Cadence和Synopsys的联合创始人!)创作的。他取得博士后在Cadence领导开发了Spectre工具家族的主要部分,如Spectre、SpectreHDL、SpectreRF以及Verilog-A、Verilog-AMS、VHDL-AMS语言。知名的网络社区Designer's Guide Community也是由他联合创办的。
 
  Virtuoso IP Foundation Characterization: LIBERATE 15.1 (LIBERATE15.15.070_Hotfix)
  28nm及以下先进节点工艺制程的芯片设计需要用到许多附加的单元库views(多电压,多温度,增长的corners数目....),所以生成及维护所有这些单元库views在芯片设计流程中成为主要瓶颈问题。LIBERATE就是用于在先进节点工艺上为复杂的Soc芯片生成这些标准且复杂的单元库。这个工具原自Cadence收购的Altos设计自动化公司。
 
定制芯片设计流程:
 
2016年底版Cadence全套EDA工具 6
 
 
2016年底版Cadence全套EDA工具 7
 
Design for Manufacturing(DFM)可制 造性设计
 
  Assura Physical Verification: ASSURA 4.1 (ASSURA04.15.108-617_Hotfix)
  Assura物理验证工具,用于芯片设计流程中的DRC、LVS。
 
  Extraction Tools (Quantus QRC): EXT 16.1 (EXT16.10.000_Base)
  Quantus QRC为芯片寄生参数提取工具。其用户包括41个FinFET客户和3个FD-SOI各户。可在Virtuoso和Innovus环境内设计时运作。能用于二次暴光,3D-IC,16/14/10/7nm节点工艺建模。具备分布式处理,netlist缩减。竞争对手为Mentor Graphics的Calibre-xACT以及Synopsys的Star-RCXT。
 
  Physical Verification Systems: PVS 15.2 (PVS15.21.000_Hotfix)
  物理验证系统。这是Assura的升级换代产品,用于45nm以下节点工艺芯片设计流程中的DRC、LVS、XOR(LVL)、FastXOR、ERC、PERC、SVS。
  以上工具中的物理验证功能(DRC/LVS)在芯片设计行业(特别是在芯片设计的sign-off验收完工阶段)通常都是用Mentor Graphics的Calibre工具代替,Calibre是芯片设计物理验证工具市场上的主导工具。当然Cadence的物理验证工具也有自己的特色,比如PVS中包含了MaskCompose,QuickView
 
  Manufacturability and Variability Sign-Off:  MVS 16.2 (MVS16.20.000_Base)
  可制 造性和可变性验收工具。这个工具中包含Litho Physical Analyzer,LDE Electrical Analyzer,CMP Predictor等工具。
  LDE Electrical Analyzer用于优化和控制版图依赖效应(LDE)的影响,例如应力或阱邻近效应对设计性能的影响。这个工具直接插入到用户现存的定制模拟设计、IP设计、和基于单元的数字设计流程中帮助加速时序收敛。
  Litho Physical Analyzer用于检测和矫正光刻热点等传统物理验证工具所忽略的可制 造性问题以改进系统和参数的良品率并满足代工厂的DFM要求。
  CMP Predictor预测化学机械平整化(CMP)的变化及其在设计上对整个层叠的影响,检测影响良品率的热点并生成改进指导。
  以上工具都与Cadence的定制和数字设计平台紧密集成在一起帮助改进芯片设计的DFM。

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